Ведущий инженер разработчик FPGA/ПЛИС

Ведущий разработчик и производитель в области информационных технологий и систем управления комплексами вооружений АО «НТЦ ЭЛИНС» в связи с расширением производства приглашает специалистов на вакансию Ведущего инженера-электроника. Инженера разработчика FPGA/ПЛИС!
Обязанности:
Разработка и тестирование FPGA-проектов преимущественно на семействах FPGA Xilinx для изделий с процессорной системой, видеообработкой и/или цифровой обработкой сигналов; Управление командой разработчиков, планирование работ, распределение ресурсов; Разработка структурно-функциональных схем работы изделий и протоколов обмена; Разработка электрических схем изделий в части обвязки, питания и подключения FPGA, сопровождение разработки топологии печатных плат; Участие в разработке ТТ/ТЗ на изделия; Отладка опытных образцов изделий с использованием измерительного оборудования, в том числе в командировках; Участие в разработке технической документации на разрабатываемые аппаратно-программные средства;
Требования:
Обязательные: Опыт работы с САПР Xilinx Vivado/ISE; Опыт разработки и тестирования аппаратных блоков на языках VHDL/Verilog/SV; Знание и применение принципов временной оптимизации и оптимизации по ресурсам аппаратных блоков; Опыт работы с процессорными шинами (AXI4, AXI4-Lite, AXI4-Stream); Опыт внутрисхемной отладки (ILA/ChipScope); Знание систем контроля версий (SVN, Git); Чтение технической документации на английском языке; Владение измерительным оборудованием (осциллограф, мультиметр, анализатор спектра, генератор сигналов и т.д.); Опыт работы с интерфейсами PCI/PCIe, LVDS, Ethernet (TCP, UDP), DVI/HDMI; Опыт работы с DRAM DDR2/3/4; Опыт моделирования схем в Multisim/LtSpice; Приветствуется: Навыки разработки тестового ПО для ПК (C, C++, Python); Опыт разработки программных блоков с использованием арифметики с фиксированной/плавающей точкой; Знание алгоритмов и протоколов ЦОС в части радиосвязи; Опыт работы с Matlab; Опыт разработки ПО с процессорными системами (Zynq, Microblaze); Опыт применения программного выравнивания линий в интерфейсах (IO_DELAY); Опыт применения блоков сериализации/десериализации(SERDES); Опыт использования GT-трансиверов FPGA; Опыт разработки FPGA-проектов/блоков с видением возможного будущего расширения функционала; Умение оперативно подключатся к сторонним проектам. Опыт работы с редакторами HDL кода Sigasi, TerosHDL;
Условия:
Место работы: г. Зеленоград, Панфиловский проспект, 10; Трудоустройство и соц. пакет в полном соответствии с ТК РФ; Дополнительное медицинское обслуживание для работников, отработавших в компании более 1 года, и их детей. График работы: пн.-пт. 9.00-17.30; обед 12:30-13:00. Заработная плата обсуждается по результатам собеседования.